carryout和next-stage. (未知)
57、用D触发器做个4进制的计数。(华为)
58、实现N位Johnson Counter,N=5。(南山之桥)
59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢?(仕兰
微电子)
60、数字电路设计当然必问Verilog/VHDL，如设计计数器。(未知)
61、BLOCKING NONBLOCKING 赋值的区别。(南山之桥)
62、写异步D触发器的verilog module。(扬智电子笔试)
module dff8(clk , reset, d, q);
input clk;
input reset;
input [7:0] d;
output [7:0] q;
reg [7:0] q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
63、用D触发器实现2倍分频的Verilog描述? (汉王笔试)
module divide2( clk , clk_o, reset);
input clk , reset;
output clk_o;
wire in;
reg out ;
always @ ( posedge clk or posedge reset)
if ( reset)
out <= 0;
else
out <= in;
assign in = ~out;
assign clk_o = out;
endmodule
64、可编程逻辑器件在现代电子设计中越来越重要，请问：a) 你所知道的可编程逻辑器
件有哪些? b) 试用VHDL或VERILOG、ABLE描述8位D触发器逻辑。(汉王笔试)
PAL，PLD，CPLD，FPGA。
module dff8(clk , reset, d, q);
input clk;
input reset;
input d;
output q;
reg q;
always @ (posedge clk or posedge reset)
if(reset)
q <= 0;
else
q <= d;
endmodule
65、请用HDL描述四位的全加法器、5分频电路。(仕兰微电子)
66、用VERILOG或VHDL写一段代码，实现10进制计数器。(未知)
67、用VERILOG或VHDL写一段代码，实现消除一个glitch。(未知)
68、一个状态机的题目用verilog实现(不过这个状态机画的实在比较差，很容易误解
的)。(威盛VIA 2003.11.06 上海笔试试题)
69、描述一个交通信号灯的设计。(仕兰微电子)
70、画状态机，接受1，2，5分钱的卖报机，每份报纸5分钱。(扬智电子笔试)
71、设计一个自动售货机系统，卖soda水的，只能投进三种硬币，要正确的找回钱
数。 (1)画出fsm(有限状态机);(2)用verilog编程，语法要符合fpga设计
的要求。(未知)
72、设计一个自动饮料售卖机，饮料10分钱，硬币有5分和10分两种，并考虑找零：(1)
画出fsm(有限状态机);(2)用verilog编程，语法要符合fpga设计的要求;(3)设计
工程中可使用的工具及设计大致过程。(未知)
73、画出可以检测10010串的状态图,并verilog实现之。(威盛)
74、用FSM实现101101的序列检测模块。(南山之桥)
a为输入端，b为输出端，如果a连续输入为1101则b输出为1，否则为0。
例如a： 0001100110110100100110
b： 0000000000100100000000
请画出state machine;请用RTL描述其state machine。(未知)
75、用verilog ddl检测stream中的特定字符串(分状态用状态机写)。(飞利浦-大唐
笔试)
76、用verilog hdl写一个fifo控制器(包括空，满，半满信号)。(飞利浦-大唐笔试)
77、现有一用户需要一种集成电路产品，要求该产品能够实现如下功能：y=lnx，其中，x
为4位二进制整数输入信号。y为二进制小数输出，要求保留两位小数。电源电压为3~5v假 www.89xue.com
设公司接到该项目后，交由你来负责该产品的设计，试讨论该产品的设计全程。(仕兰微
电子)
78、sram，falsh memory，及dram的区别?(新太硬件面试)