AMD笔试试题

　　a：if(aflag)

　　begin

　　opt1 <= a;

　　opt2 <= b;

　　end

　　esle

　　begin

　　opt1 <= c;

　　opt2 <= d;

　　end

　　always@(posedge clk)

　　out_data <= opt1 +opt2;

　　b: if(aflag)

　　out_data <= a+b;

　　else

　　opt2 <= d;

　　end

　　always@(posedge clk)

　　out_data <= opt1 +opt2;

　　b: if(aflag)

　　out_data <= a+b;

　　else

　　out_data <= c+d;

　　4.用图表说明下列脚本命令

　　a: set_multicycle_path 4 -setup -from dffa/cp -to dffb/d

　　b: set_multicycle_path 4 -setup -from dffa/cp -to dffb/d

　　set_multicycle_path 4 -hold -from dffa/cp -to dffb/d

　　//这三个命令不一定完全正确，凭记忆大概是这个样子的

　　5. 5分频，用Verilog HDL/VHDL实现

　　6. `timescale 1ns/1ps 与`timescale 1ns/50ps分别代表的意义以及区别

　　7.分别用shell以及perl(或任一你熟知的脚本语言)将当前目录下所有".c"文件后缀改成".cc"

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